Los 2 tipos de comandos que se pueden usar para realizar la comunicación entre procesador y los dispositivos de E/S:
Instr. Especiales de E/S y E/S mapeada en memoria.

3 diferencias entre bus síncrono y bus asíncrono:

En BS una línea de control es el reloj (temporarización fija) y en BA no hay reloj. -En BS puede darse el problema del clock skew mientras en BA no. -BS +corto. -BS +rápido. -BS +complejo(menos HW). -BS no puede acomodar a dispositivos de diferentes velocidades. -BA necesita de un protocolo de handshaking.

¿Q es y para q se usa BHR y BHT en un sistema de prección de salttos de 2 o más niveles?

BHR-registro de la historia de saltos- se usa para guardar la información de lo que ocurríó en el/los saltos anterior/es al q se está evaluando. Es un registro de desplazamiento de «m» bits que contiene el estado de los «m» saltos anteriores. Se utiliza como índice de queé BHT se usará. BHT-tabla de historia de saltos- se usa para obtener la prección del salto actual que se está evaluando. Es una tabla donde se almacena la prección para cada salto.

2fases en las cuales se pueda realizar la descompresión de las instr. A ex en un procesador VLIW

Llenado de la caché de instr.
Y en la carga(captura) de instr.

¿Ventaja aporta la carga especulativa del procesador Intel IA-64?

Ocultar latencias de acceso a mem.

¿Algún tipo de caché que no necesite bits de índice?

Cachés C.Asoc.

¿Algún tipo de caché que no necesite algoritmos de reemplazamiento (LRU, FIFO)?

Cachés de Corr. Directa Adelantamiento de datos:
RAW.

CDB en Tomasulo:

RAW, WAR y WAW.

Renombramiento de registros:

WAR y WAW.

Bus multiplexado:

Dirs y datos se envían por las mismas señales. Menor cost(menos hilos) pero perdida de ancho de banda.

Bus demu:

Las dir y datos se envían a la vez al compartir 1 único bus ¿Q tipo de riesgos mejora la ex basada en predicados? ¿Q tipo de problemas se mejoran con la ex especulativa?
La ex basada en predicados mejora los retrasos provocados por riesgos de control. La ex especulativa ocultan latencias de memoria.

Habilitación de WR en reg:

internos: 3Regs.

Control de la ALU:

1Reg.

Habilitación de lectura en mem. Datos:

3Reg.

Bus de ciclo partido

Se puede comenzar una transacción sin haber terminado la anterior. +Ancho de banda y complejidad de control.

¿Qué barreras a la anticipación de cargas se eliminan gracias a la carga especulativa?¿Avance de carga?

1.Evita las barreras de saltos. 2.Los almacenamientos(Store).

¿Q se entiende por riesgo estructural en un procesador segmentado con cauce único de ex?

Dos o más instr. Intentan accder en el mismo ciclo de reloj al mismo recurso para realizar ops diferentes.

¿Salto retardadado en un procesador?

Es una estrategia que se puede emplear para resolver las dependencias de control(saltos condicionales) que consiste en que el compilador rellena con instr. Validas los huecos de retardo , cuyo número variará en función del número de etapas que se necesiten para resolver el salto. Tiene su fundamento en que la/s siguiente/s instr. Al salto siempre termina/n de ex, se salte o no.

¿Q misión tiene el bit de uso dentro de un descriptor contenido en un TLB de un sistema de mem. Virtual?

Se usa para indicar si algún elemento de la página correspondiente ha sido o no referenciado y decidir así qué pag. Se sustituye.

Modo de actuación de los 2 esq. De funcionamiento de las mem. Cachés en ops de WR para mantener la coherencia con mem princ.

Post-Escritura: Se actualiza la mem princ. Sólo al reemplazar 1bloq modificado en la caché. Mientras, sólo se escribe en la mem. Caché no en princ.//Escritura directa:Se escribe al mismo t en la mem. Caché y princ. 2estrategias(si hay fallo en la caché). 1.EDAE: con asignaciónen Escritua. Si al escribir un dato falla en mem. Caché, 1st se trae dicho dato a la caché y luego se escribe en las 2 mem. 2.EDSAE: Sin asignación en WR.Si al escribir un dato se falla en la mem caché, sólo se escribe en la mem princ. Y el dato no se trae a la mem. Caché.

Dependecias de control de un procesador superescalar y enumere 2 estrategias q los procesador superescalares pueden emplear para resolver las dependencias de control.

Son los riesgos debidos a las instr. De saltos condicionales. Estra: Saltos retardados, predicción de saltos y técnicas mulpath.

3técnicas que usan los compiladores de procesadores VLIW a la hora de realizar la planificación de instr para mejorar la eficiencia del código a ejecutar en el mismo.

Replicación de código, actualización de referencias y renombramiento de registros.¿Proceso segm vs proceso secuencial?
(+)Se mejora el rendimiento(baja CPI), aunque latencia de cada instr es =. Varias instr se ex en paralelo. (-)La razón de segmentación está limitada por la etapa más lenta. La aceleración max. Posible es el núm. De etapas de segmentación. Si las etapas de segm. Están desequilibradas provocan una reducción en la productividad.

¿BTB?

Buffer de destino de los saltos y se guarda tanto la dir de la instr de salto ( oparte), la dir. Destino en caso efectivo y los bits de historia(predicción).

¿LRU?

Algoritmo que decide qué bloque se reemplaza en la caché en caso de haberse producido anteriormente un fallo. El bloq sustituido es el que hace más tiempo que no se utiliza(ref).

Diferencia entre bus de ciclo compl y bus ciclo partido

En completo el bus está ocupado mientras dura una transferencia elemental de datos entre dispositivos, mientras que en partido el t del bus se divide en ranuras para poder compartir varias ops de bus entre diferentes perif.

Políticas de emisión de instr y técnicas para eliminar dependencias WAR y WAW que se puedan dar en un procesador superescalar:

Pol emisión instr: -Emisión y finalización en orden.-Fuera de orden -Emisión en orden y finalización fuera de orden. Técnicas para eliminar dependencias: -Renombramiento de registros-Buffer de reordenación.

¿Q se entiende por cambio de contexto en un procesador multi-hilo?

El paso de ejecutar un hilo o proceso determinado a otro diferente. Implica guardar, contador de program, banco de registros, reg de estado y control…¿Q mejora introducen los procesadores SMT vs procesadores superescalares?
El paralelismo a nivel de hilo. Permiten ex varios hilos a la vez. Se beneficia la posibilidad de ex + instr en paralelo por no haber dependencias de datos entre intr de distintos hilos. Para ex varios hilos son necesarios varios contadores de programa.

Uniciclo:

El tiempo de ciclo es muy largo. Casi todas las instr. A ex en el procesador utilizan, sin necesidad tanto tiempo como la instr más lenta. Mientras se ex cada instr no se ex. Ninguna otra.

Diferentes tipos de riesgos que pueden darse en un procesador segm con cauce único de ex:

1)R.Estructurales: Se intenta usar el mismo recurso de 2 maneras diferentes al mismo tiempo. 2)R.Dependencia de datos: Se intenta usar un dato antes de que esté disponible. 3)R.Control: Se intenta tomar una decisión antes de evaluarse la condicción.

¿Q se entiende por principio de localidad en una jerarquía?

Los programas acceden a una porción relativamente pqueña del espacio de dir. En cualquier instante de tiempo. Si un código o dato es referenciado, códigos o datos cuyas direcciones de memoria estén cerca de la anterior tenderán a ser referenciados pronto. Códigos y datos accedidos recientemente tienen una gran probabilidad de volver a ser accedidos en un futuro cercano.

Defina MIPS y MFLOPS. ¿Bajo q circunstancias será correcta la comparación de velocidad de 2 micros a través sólo de estas medidas?

Mega Instrucciones Por Segundo y Mega Operaciones en Coma Flotante por Segundo. La comparación será correcta si ambos micros tienen el mismo juego de instr, sino el num de instr para ex programa puede ser distinto.

Defina en pocas palabras Northbridge

Dispositivo que centraliza los buses de alta velocidad y los conecta al microprocesador. Junto con SouthBridge forma el «chipset». Esta conectado al microprocesador, Southbridge y a perif de alta velocidad, como mem o tarjeta graf.

¿Q es el buffer de escritura en las cachés? ¿Cómo queda la formula de t de acc media a cache para post-WR con buffer WR ideal?

El buffer de WR es FIFO que guarda los datos a escribir desde la caché de memoria princ hasta que se escriben, permitiendo que no se bloquee la ex en las escrituas de caché a mem princ. [FORM_1.

Principales inconvenientes VLIW:

Tam code; mantener compatibilidad del code obj; ocupar todas las unidades de ex y conseguir una planificación eficiente por parte del compilador. Cachés de Corres. Directa: `(+)HW +sencillo, menor área, un sólo procesador. (-)Bajo aprovechamiento de los bloq disp y mayor tasa de fallos.

¿Qué significa que un dispositivo de E/S esté «mapeado en mem»?

Se usa el mismo bus de dirs para direccionar mem y dispositivos de E/S y las mismas isntr del procesador para acceder a mem y a los dispositivos de E/S. Una parte del espacio de dir se reserva para E/S.

¿Q hace un controlador DMA cuando finaliza una transf de datos entre el dispositivo de E/S y la mem?

Genera una interrupción al procesador.

¿Por q se dice que las dependecias WAR y WAW son falsas dependencias?

Son propias o intrínsecas del algor. -Con un banco de registros lo suficientemente grande se puede evitar.